Niveau conseillé : Bac+1 / Bac+2 — Cycle préparatoire, BTS, BUT, Licence

Présentation du chapitre

Le multiplexeur et le démultiplexeur sont des circuits combinatoires de routage. Le multiplexeur choisit une information parmi plusieurs sources et la transmet vers une sortie unique. Le démultiplexeur réalise l’opération complémentaire : il reçoit une donnée unique et l’oriente vers une sortie choisie. Ces deux fonctions permettent de partager des ressources, de réduire le nombre de liaisons, de sélectionner des capteurs ou des registres et d’organiser la transmission de données.

Le multiplexeur ne sert pas uniquement à commuter des données. Comme ses entrées peuvent être reliées à 0, à 1, à une variable ou à son complément, il constitue également un outil puissant de synthèse des fonctions logiques. Ce chapitre développe les équations, les tables de fonctionnement, les méthodes de réalisation, les règles de cascade et les précautions temporelles nécessaires à une utilisation fiable.

Objectifs pédagogiques

Prérequis

• maîtriser les portes NON, ET, OU et leurs tables de vérité ;
• savoir écrire et simplifier une expression logique ;
• connaître les mintermes et les formes somme de produits ;
• savoir lire un chronogramme et distinguer niveau actif, front et retard de propagation ;
• connaître la méthode générale de conception d’un circuit combinatoire.

Organisation du chapitre

Figure 1 — Progression des notions étudiées dans le chapitre.

10.1. Multiplexeur

10.1.1. Définition et principe de sélection

Un multiplexeur, souvent noté MUX, est un circuit combinatoire possédant plusieurs entrées de données, une sortie et des lignes de sélection. À chaque combinaison des lignes de sélection correspond une seule entrée de données. La valeur présente sur cette entrée est recopiée à la sortie, après le temps de propagation du circuit.

10.1.2. Nombre d’entrées et lignes de sélection

Avec n lignes de sélection, il existe 2ⁿ combinaisons binaires. Un multiplexeur complet peut donc sélectionner jusqu’à N = 2ⁿ entrées. Inversement, le nombre minimal de lignes de sélection requis pour N entrées est le plus petit entier n tel que 2ⁿ ≥ N.

10.1.3. Multiplexeur 2 vers 1

Figure 2 — Multiplexeur 2 vers 1 : symbole fonctionnel et équation.

Le MUX 2 vers 1 possède deux entrées D₀ et D₁, une ligne de sélection S et une sortie Y. Lorsque S vaut 0, la sortie reproduit D₀. Lorsque S vaut 1, la sortie reproduit D₁.

Y = ¬S·D₀ + S·D₁

L’expression contient deux termes. Le premier n’est actif que pour S = 0 et laisse passer D₀. Le second n’est actif que pour S = 1 et laisse passer D₁. Les deux termes ne peuvent pas être actifs simultanément, ce qui évite la mise en concurrence des entrées dans le modèle logique idéal.

Réalisation avec des portes élémentaires

• une porte NON produit ¬S ;
• une première porte ET calcule ¬S·D₀ ;
• une seconde porte ET calcule S·D₁ ;
• une porte OU réunit les deux termes.

Chronogramme d’un MUX 2 vers 1

Pour construire le chronogramme, on découpe le temps en intervalles pendant lesquels S est stable. Sur chaque intervalle, on recopie la forme de D₀ si S = 0 ou celle de D₁ si S = 1. Dans un circuit réel, chaque changement apparaît à la sortie avec un retard tₚ. Si les données et la sélection changent presque simultanément, une impulsion parasite peut apparaître.

10.1.4. Multiplexeur 4 vers 1

Figure 3 — Multiplexeur 4 vers 1 et ses deux lignes de sélection.

Le MUX 4 vers 1 possède quatre données D₀ à D₃ et deux lignes de sélection S₁ et S₀. Le mot S₁S₀ représente en binaire l’indice de l’entrée transmise à Y.

Y = ¬S₁·¬S₀·D₀ + ¬S₁·S₀·D₁ + S₁·¬S₀·D₂ + S₁·S₀·D₃

Chaque produit contient le minterme de sélection correspondant et la donnée associée. La porte OU finale additionne logiquement les quatre produits. Comme un seul minterme de sélection vaut 1, une seule donnée influence la sortie.

10.1.5. Entrée de validation

De nombreux multiplexeurs disposent d’une entrée Enable, notée E, EN ou G. Elle autorise ou interdit le composant. La validation peut être active à 1 ou active à 0. Une bulle sur le symbole ou une barre au-dessus du nom indique généralement une activation à 0.

Exemple actif à 1 : Y = E·(¬S·D₀ + S·D₁)

10.1.6. Extension et mise en cascade

Des multiplexeurs de petite taille peuvent être associés pour obtenir un nombre plus élevé d’entrées. Un MUX 8 vers 1 peut, par exemple, être réalisé avec deux MUX 4 vers 1 suivis d’un MUX 2 vers 1. Les deux bits de sélection de poids faible commandent simultanément les blocs 4 vers 1 ; le bit de poids fort choisit la sortie du bloc supérieur ou inférieur.

1. Répartir les huit données en deux groupes de quatre.

2. Appliquer S₁ et S₀ aux deux MUX 4 vers 1.

3. Relier leurs sorties aux entrées d’un MUX 2 vers 1.

4. Utiliser S₂ comme sélection du MUX final.

5. Ajouter les validations nécessaires pour garantir un état défini.

10.1.7. Paramètres pratiques

10.1.8. Applications courantes

• sélection d’un capteur parmi plusieurs ;
• choix d’une source de données pour un bus ;
• sélection d’un opérande dans une unité arithmétique ;
• commutation d’une voie audio ou analogique avec un multiplexeur adapté ;
• sélection d’un registre ou d’une adresse ;
• réduction du nombre d’entrées nécessaires sur un microcontrôleur ;
• réalisation de fonctions logiques.

10.2. Réalisation de fonctions logiques avec un multiplexeur

10.2.1. Pourquoi un multiplexeur peut réaliser une fonction

Une fonction logique de n variables possède 2ⁿ valeurs. Un multiplexeur 2ⁿ vers 1, commandé par les n variables, peut reproduire directement cette table de vérité : chaque entrée Dᵢ est fixée à la valeur 0 ou 1 de la fonction pour le minterme i. La sortie du multiplexeur devient alors exactement la fonction recherchée.

10.2.2. Méthode avec toutes les variables en sélection

1. Établir la table de vérité complète de F.

2. Choisir un multiplexeur possédant autant de lignes de sélection que de variables.

3. Relier les variables aux lignes S, du poids fort au poids faible selon la convention retenue.

4. Pour chaque ligne i, relier Dᵢ à 0 si F = 0 ou à 1 si F = 1.

5. Vérifier que l’ordre des indices correspond au codage binaire des sélections.

Exemple

Pour F(A,B,C) = Σm(1,2,6,7), un MUX 8 vers 1 commandé par A, B et C reçoit D₀ = 0, D₁ = 1, D₂ = 1, D₃ = 0, D₄ = 0, D₅ = 0, D₆ = 1 et D₇ = 1.

10.2.3. Méthode avec une variable restante

Il est souvent possible d’utiliser un multiplexeur deux fois plus petit. Pour une fonction de n variables, on choisit n − 1 variables comme sélections. La variable restante, notée X, peut apparaître sur les entrées de données sous quatre formes seulement : 0, 1, X ou ¬X.

1. Choisir n − 1 variables de sélection.

2. Regrouper les lignes de la table par combinaison de ces sélections.

3. Observer les deux valeurs de F lorsque X vaut 0 puis 1.

4. Associer le couple obtenu à 0, 1, X ou ¬X.

5. Raccorder chaque entrée Dᵢ à la forme correspondante.

Figure 4 — Synthèse de F(A,B,C) = Σm(1,2,6,7) avec un MUX 4 vers 1.

Dans l’exemple, A et B commandent le multiplexeur, tandis que C reste variable de donnée. Les quatre couples de valeurs conduisent à D₀ = C, D₁ = ¬C, D₂ = 0 et D₃ = 1. Une seule porte NON supplémentaire est nécessaire pour produire ¬C.

Vérification de l’exemple

10.2.4. Décomposition de Shannon et MUX 2 vers 1

Toute fonction F peut être décomposée par rapport à une variable X. Lorsque X = 0, la fonction devient le cofacteur F₀. Lorsque X = 1, elle devient le cofacteur F₁. Un MUX 2 vers 1 commandé par X réalise directement cette décomposition.

F = ¬X·F|X=0 + X·F|X=1

Cette relation, appelée décomposition de Shannon, permet de construire récursivement n’importe quelle fonction avec des multiplexeurs 2 vers 1. Les cofacteurs peuvent eux-mêmes être réalisés par d’autres multiplexeurs jusqu’à atteindre les constantes 0 et 1.

Exemples rapides avec un MUX 2 vers 1

10.2.5. Choix des variables de sélection

Plusieurs choix sont souvent possibles. Le meilleur choix minimise le nombre d’inverseurs ou de portes supplémentaires sur les entrées de données. Il faut donc essayer différentes variables restantes et comparer les formes obtenues.

• privilégier une variable restante produisant beaucoup de constantes 0 ou 1 ;
• éviter un grand nombre de compléments si les inverseurs ne sont pas disponibles ;
• tenir compte des signaux déjà présents dans le système ;
• respecter l’ordre des poids sur les lignes S ;
• vérifier les cas indifférents, qui peuvent simplifier les connexions.

10.2.6. Utilisation des cas indifférents

Lorsqu’une combinaison d’entrée ne peut jamais se produire ou que sa sortie est sans importance, elle peut être affectée à 0 ou à 1 selon la connexion la plus simple. Dans une synthèse par multiplexeur, un cas indifférent peut permettre de remplacer X ou ¬X par une constante et supprimer une porte.

10.2.7. Comparaison avec une réalisation par portes

10.3. Démultiplexeur

10.3.1. Définition et principe de distribution

Un démultiplexeur, noté DEMUX, possède une entrée de donnée D, plusieurs sorties et des lignes de sélection. La donnée est transmise vers une seule sortie, celle dont l’indice est désigné par le code de sélection. Les autres sorties restent dans leur état inactif, généralement 0.

10.3.2. Démultiplexeur 1 vers 2

Le DEMUX 1 vers 2 possède une sélection S. Pour S = 0, D est envoyée vers Y₀. Pour S = 1, D est envoyée vers Y₁.

Y₀ = D·¬S     et     Y₁ = D·S

10.3.3. Démultiplexeur 1 vers 4

Figure 5 — Démultiplexeur 1 vers 4.

Y₀ = D·¬S₁·¬S₀

Y₁ = D·¬S₁·S₀

Y₂ = D·S₁·¬S₀

Y₃ = D·S₁·S₀

Les équations sont celles d’un décodeur 2 vers 4 multipliées par D. Lorsque D = 1, le circuit se comporte exactement comme un décodeur à sorties actives à 1. Lorsque D = 0, toutes les sorties valent 0.

10.3.4. Entrée de validation

Une entrée Enable globale peut interdire toutes les voies. Avec une validation active à 1, chaque équation est multipliée par E. Lorsque E = 0, aucune destination ne reçoit la donnée, même si D vaut 1.

Yᵢ = E·D·mᵢ(S₁,S₀)

10.3.5. Différence entre décodeur et démultiplexeur

10.3.6. Mise en cascade

Comme pour les multiplexeurs, plusieurs DEMUX peuvent être associés. Un DEMUX 1 vers 8 peut être construit avec un étage 1 vers 2 suivi de deux étages 1 vers 4. Le bit de poids fort choisit le groupe de sorties ; les bits de poids faible choisissent une sortie à l’intérieur du groupe.

10.3.7. Applications dans la transmission de données

Figure 6 — Association d’un multiplexeur et d’un démultiplexeur pour partager une liaison.

À l’émission, le multiplexeur choisit une source. La donnée traverse une liaison unique. À la réception, le démultiplexeur la dirige vers la destination correspondante. Les lignes de sélection doivent être synchronisées ou transmises séparément. Sans cette coordination, la donnée peut être livrée à une mauvaise destination.

• acquisition séquentielle de plusieurs capteurs ;
• distribution d’une commande vers plusieurs actionneurs ;
• partage d’une ligne de communication ;
• sélection de canaux dans une chaîne de mesure ;
• balayage de colonnes ou de lignes dans un clavier ou une matrice de LED ;
• distribution d’impulsions d’horloge ou de validation, avec précautions contre les glitches.

10.3.8. Transmission parallèle et temporelle

Dans un multiplexage temporel, chaque source dispose d’un créneau. La sélection change périodiquement et la liaison transporte successivement les données des différentes voies. Le récepteur doit utiliser la même séquence et connaître le début des trames. Le MUX logique fournit le mécanisme de sélection, mais un système complet nécessite souvent une horloge, des registres et un protocole de synchronisation.

Méthode générale d’analyse et de conception

Étapes recommandées

1. Identifier s’il faut sélectionner plusieurs sources ou distribuer une donnée.

2. Compter les voies et calculer le nombre de lignes de sélection.

3. Préciser la polarité des entrées, de la validation et des sorties.

4. Établir la table fonctionnelle avec les états indifférents X.

5. Écrire les équations ou choisir le composant approprié.

6. Définir l’état de sortie lorsque le circuit est désactivé.

7. Vérifier la compatibilité électrique et le temps de propagation.

8. Construire une table de tests couvrant toutes les sélections et les valeurs de données.

Étude de cas — Sélection et distribution de quatre capteurs

Un système possède quatre détecteurs binaires C₀ à C₃, une ligne de transmission L et quatre indicateurs R₀ à R₃. Le cahier des charges impose qu’un code S₁S₀ choisisse le capteur à transmettre, puis que la même voie soit restituée sur l’indicateur de même indice.

Les sélections du MUX et du DEMUX sont communes. Si elles ne peuvent pas être distribuées par les mêmes fils, elles doivent être encodées dans le protocole ou recréées par un compteur synchronisé. La validation globale peut être utilisée pendant les transitions de S₁S₀ afin d’empêcher une commutation parasite.

Travaux dirigés

TD 1 — Multiplexeur 2 vers 1

Établir la table complète de Y = ¬S·D₀ + S·D₁. Construire ensuite le chronogramme de Y pour les signaux fournis par l’enseignant en tenant compte d’un retard de propagation uniforme tₚ.

TD 2 — Multiplexeur 4 vers 1

Écrire l’équation complète d’un MUX 4 vers 1. Pour D₀D₁D₂D₃ = 1010, déterminer Y pour les sélections 00, 01, 10 et 11. Refaire avec une validation active à 0.

TD 3 — Construction d’un MUX 8 vers 1

Concevoir un MUX 8 vers 1 avec deux MUX 4 vers 1 et un MUX 2 vers 1. Nommer les entrées, les sélections et les connexions intermédiaires. Calculer le retard maximal si chaque étage possède un retard tₚ.

TD 4 — Fonction logique par MUX 8 vers 1

Réaliser F(A,B,C) = Σm(0,3,5,6,7) en utilisant un MUX 8 vers 1. Donner la valeur de D₀ à D₇ et vérifier les huit lignes de la table.

TD 5 — Fonction logique par MUX 4 vers 1

Réaliser F(A,B,C) = Σm(1,2,6,7) avec A et B comme sélections. Déterminer D₀ à D₃. Chercher ensuite une autre affectation des variables et comparer le nombre d’inverseurs nécessaires.

TD 6 — Démultiplexeur 1 vers 4

Établir la table et les quatre équations d’un DEMUX 1 vers 4. Ajouter une validation E active à 1. Expliquer comment réaliser le même circuit avec un décodeur 2 vers 4 possédant une entrée Enable.

TD 7 — Chaîne de transmission

Quatre sources binaires doivent partager une liaison unique vers quatre destinations. Proposer l’association MUX–DEMUX, préciser les sélections communes et expliquer les conséquences d’un décalage d’un cycle entre l’émetteur et le récepteur.

TD 8 — Diagnostic

Dans un montage, Y change brièvement lors du passage de S₁S₀ = 01 à 10 alors que les données restent stables. Proposer des causes liées aux délais internes et deux solutions permettant d’éviter que cette impulsion soit prise en compte.

Travaux pratiques proposés

Les travaux pratiques suivants reprennent les réalisations prévues dans le plan général du cours. Ils mobilisent les connaissances acquises dans les chapitres précédents et introduisent l’utilisation du multiplexeur comme outil de synthèse et de sélection.

TP 1 — Simulation d’un demi-additionneur

Objectif : vérifier expérimentalement S = A ⊕ B et R = A·B.

Matériel ou logiciel : Logisim Evolution, Digital, Proteus ou portes logiques sur plaque d’essai.

Préparation : établir la table de vérité et identifier les circuits XOR et AND.

Déroulement

1. Créer les entrées A et B ainsi que les sorties Somme et Retenue.

2. Réaliser le circuit avec une porte XOR et une porte ET.

3. Tester les quatre combinaisons et remplir une table de mesures.

4. Observer simultanément les sorties lors d’un changement des entrées.

5. Comparer les résultats à la table théorique.

Validation attendue : les quatre lignes sont conformes ; aucune sortie ne reste flottante.

TP 2 — Réalisation d’un additionneur complet

Objectif : prendre en compte la retenue d’entrée et valider S = A ⊕ B ⊕ Cᵢₙ.

Matériel ou logiciel : simulateur numérique ou circuits XOR, AND et OR.

Préparation : retrouver les équations de la somme et de Cₒᵤₜ.

Déroulement

1. Réaliser deux demi-additionneurs en cascade.

2. Réunir les deux retenues par une porte OU.

3. Tester les huit combinaisons A, B, Cᵢₙ.

4. Comparer le montage à un bloc additionneur complet du simulateur.

5. Mesurer le nombre de niveaux traversés par chaque sortie.

Validation attendue : la somme et la retenue de sortie correspondent à l’addition arithmétique de trois bits.

TP 3 — Commande d’un afficheur sept segments

Objectif : afficher les chiffres 0 à 9 à partir d’un mot BCD.

Matériel ou logiciel : simulateur, décodeur BCD–sept segments, afficheur et résistances si montage réel.

Préparation : identifier le type d’afficheur et la polarité des segments.

Déroulement

1. Créer quatre interrupteurs BCD D,C,B,A.

2. Connecter le décodeur à l’afficheur en respectant a à g.

3. Tester les codes 0000 à 1001.

4. Observer les codes invalides 1010 à 1111 sans imposer une forme particulière.

5. En montage réel, vérifier la présence d’une résistance par segment.

Validation attendue : les dix chiffres sont lisibles et la polarité correspond au type d’afficheur.

TP 4 — Réalisation d’une fonction logique avec un multiplexeur

Objectif : implémenter F(A,B,C) = Σm(1,2,6,7) avec un MUX 4 vers 1.

Matériel ou logiciel : MUX 4 vers 1, inverseur et sources logiques 0/1.

Préparation : compléter la table réduite par rapport à C.

Déroulement

1. Relier A et B aux lignes de sélection.

2. Relier D₀ à C, D₁ à ¬C, D₂ à 0 et D₃ à 1.

3. Tester les huit combinaisons ABC.

4. Comparer la sortie à la table de vérité initiale.

5. Modifier le choix des sélections et comparer la complexité du câblage.

Validation attendue : la sortie du MUX reproduit exactement la fonction pour les huit combinaisons.

TP 5 — Comparaison de deux nombres binaires

Objectif : comparer deux mots A et B de deux bits et signaler A>B, A=B ou A<B.

Matériel ou logiciel : portes logiques, comparateur intégré ou simulateur.

Préparation : écrire les trois équations du comparateur 2 bits.

Déroulement

1. Créer A₁A₀ et B₁B₀.

2. Réaliser les sorties G, E et L ou utiliser un comparateur intégré.

3. Tester les seize couples possibles.

4. Vérifier qu’une seule sortie est active à la fois.

5. Ajouter un MUX 4 vers 1 pour sélectionner l’une des quatre entrées A₁, A₀, B₁ ou B₀ et l’observer sur une LED.

Validation attendue : les relations sont correctes et la propriété G + E + L = 1 est toujours respectée.

Activité pratique intégrée — Mini-système de routage

Cahier des charges

Quatre interrupteurs représentent quatre capteurs C₀ à C₃. Un MUX 4 vers 1 transmet le capteur choisi sur une liaison L. Un DEMUX 1 vers 4 oriente L vers l’une des quatre LED R₀ à R₃. Deux sélections communes S₁S₀ déterminent la voie et une validation E désactive l’ensemble.

Étapes de réalisation

1. Dessiner le schéma fonctionnel complet.

2. Réaliser le MUX et vérifier L seul.

3. Ajouter le DEMUX avec les mêmes sélections.

4. Inclure E dans la validation des deux blocs.

5. Tester les quatre sélections avec C₀C₁C₂C₃ = 1011.

6. Changer E pendant une transition de sélection et observer les sorties.

7. Produire la table de tests et commenter les éventuels transitoires.

Synthèse du chapitre

Glossaire

Exercices d’entraînement

Exercice 1 — Lecture d’un MUX 2 vers 1

Pour D₀ = 1 et D₁ = 0, déterminer Y pour S = 0 puis S = 1. Quelle fonction de S est réalisée ?

Exercice 2 — Équation d’un MUX 4 vers 1

Écrire l’équation de Y et calculer Y si D₀D₁D₂D₃ = 0110 pour chaque code S₁S₀.

Exercice 3 — Dimensionnement

Déterminer le nombre minimal de sélections pour 3, 5, 8, 12 et 32 entrées. Indiquer le nombre de codes inutilisés lorsqu’il y en a.

Exercice 4 — Cascade

Concevoir un MUX 16 vers 1 avec quatre MUX 4 vers 1 et un cinquième MUX 4 vers 1. Préciser le rôle de S₃S₂ et S₁S₀.

Exercice 5 — Synthèse directe

Réaliser F(A,B,C) = Σm(0,2,3,7) avec un MUX 8 vers 1.

Exercice 6 — Synthèse réduite

Réaliser F(A,B,C) = Σm(0,1,4,6) avec un MUX 4 vers 1 en choisissant A et B comme sélections.

Exercice 7 — XOR avec un MUX

Réaliser A ⊕ B avec un MUX 2 vers 1 en utilisant A comme sélection. Donner ensuite une seconde solution avec B comme sélection.

Exercice 8 — Démultiplexeur

Écrire la table et les équations d’un DEMUX 1 vers 4 avec validation E active à 1.

Exercice 9 — Décodeur utilisé en DEMUX

Expliquer comment relier D, S₁ et S₀ à un décodeur 2 vers 4 doté d’un Enable actif à 1.

Exercice 10 — Transmission

Un MUX émet avec S₁S₀ = 10 alors que le DEMUX reçoit 01. Quelle source est transmise et quelle destination la reçoit ? Expliquer le problème.

Exercice 11 — Retard

Un MUX 8 vers 1 est réalisé avec deux étages dont les retards sont 12 ns et 9 ns. Estimer le retard maximal de la chaîne.

Exercice 12 — Diagnostic

La sortie d’un MUX reste à 0 quel que soit S. Proposer au moins quatre vérifications méthodiques.

Exercice 13 — Cas indifférents

Une fonction BCD n’est définie que pour 0 à 9. Expliquer comment les codes 10 à 15 peuvent faciliter une réalisation par MUX.

Exercice 14 — Conception

Trois capteurs doivent partager une entrée de microcontrôleur. Proposer un MUX adapté, le nombre de sélections et le traitement de la quatrième voie éventuelle.

Auto-évaluation

Corrigés des travaux dirigés et des exercices

Corrigé du TD 1

La table compacte donne S = 0 : Y = D₀ et S = 1 : Y = D₁. Le chronogramme reproduit la donnée sélectionnée avec un décalage tₚ.

Corrigé du TD 2

Y = ¬S₁¬S₀D₀ + ¬S₁S₀D₁ + S₁¬S₀D₂ + S₁S₀D₃. Pour 1010, les sorties sont successivement 1, 0, 1, 0. Avec Enable actif à 0, le bloc fonctionne seulement pour E = 0.

Corrigé du TD 3

Les deux MUX 4→1 traitent D₀–D₃ et D₄–D₇ avec S₁S₀. Le MUX final, commandé par S₂, choisit l’un des deux résultats. Le retard maximal traverse deux étages, soit environ 2tₚ si les retards sont identiques.

Corrigé du TD 4

Relier D₀=1, D₁=0, D₂=0, D₃=1, D₄=0, D₅=1, D₆=1 et D₇=1 ; utiliser A,B,C comme sélections dans l’ordre des poids.

Corrigé du TD 5

Avec A,B comme sélections : D₀=C, D₁=¬C, D₂=0, D₃=1. Un autre choix doit être évalué en construisant les quatre couples par rapport à la variable restante.

Corrigé du TD 6

Y₀=ED¬S₁¬S₀ ; Y₁=ED¬S₁S₀ ; Y₂=EDS₁¬S₀ ; Y₃=EDS₁S₀. Dans un décodeur, appliquer S₁S₀ aux adresses et ED, ou D si E est déjà globale, à Enable.

Corrigé du TD 7

Le MUX choisit la source i et le DEMUX la destination i. Un décalage d’un cycle envoie la donnée de la source courante vers une destination correspondant au code précédent.

Corrigé du TD 8

Les deux bits de sélection ne commutent pas exactement au même instant ; une combinaison intermédiaire peut être décodée. Solutions : codage Gray, validation désactivée pendant la transition, registre de sortie ou filtrage synchrone.

Exercice 1

S=0 → Y=1 ; S=1 → Y=0. La fonction réalisée est ¬S.

Exercice 2

L’équation est celle du MUX 4→1. Pour 0110, Y vaut 0, 1, 1 puis 0 pour 00, 01, 10, 11.

Exercice 3

3→2 sélections, 1 code inutilisé ; 5→3, 3 inutilisés ; 8→3 ; 12→4, 4 inutilisés ; 32→5.

Exercice 4

S₁S₀ sélectionnent une donnée dans chaque groupe de quatre ; S₃S₂ commandent le MUX final pour choisir le groupe.

Exercice 5

D₀=1, D₁=0, D₂=1, D₃=1, D₄=0, D₅=0, D₆=0, D₇=1.

Exercice 6

Pour AB=00, F=1 ; 01, F=0 ; 10, le couple est 1,0 donc D₂=¬C ; 11, le couple est 1,0 donc D₃=¬C. Ainsi D₀=1, D₁=0, D₂=¬C, D₃=¬C.

Exercice 7

Avec S=A : D₀=B et D₁=¬B. Avec S=B : D₀=A et D₁=¬A.

Exercice 8

Y₀=ED¬S₁¬S₀ ; Y₁=ED¬S₁S₀ ; Y₂=EDS₁¬S₀ ; Y₃=EDS₁S₀.

Exercice 9

Relier S₁S₀ aux entrées d’adresse et D à Enable. Lorsque D=1, une sortie est activée ; lorsque D=0, aucune sortie ne l’est.

Exercice 10

Le MUX choisit la source 2, mais le DEMUX envoie la donnée vers la destination 1. La synchronisation des sélections est perdue.

Exercice 11

Le signal traverse les deux étages : retard maximal ≈ 12 + 9 = 21 ns.

Exercice 12

Vérifier alimentation, Enable, polarité de Enable, constantes Dᵢ, continuité des sélections, masse commune et brochage.

Exercice 13

Les valeurs 10 à 15 peuvent être choisies comme 0 ou 1 afin de simplifier les entrées Dᵢ, réduire les inverseurs ou utiliser des constantes.

Exercice 14

Un MUX 4→1 avec deux sélections convient. Trois voies reçoivent les capteurs ; la quatrième est reliée à 0, à un signal de test ou déclarée interdite.

Réponses de l’auto-évaluation

1-b ; 2-a ; 3-b ; 4-c ; 5-c ; 6-b ; 7-a ; 8-b ; 9-a ; 10-b.